인텔 파운드리/제조 공정

1. 개요

인텔 파운드리의 제조 공정과 그 세부 사항에 대해 서술하는 문서.

2. 제조 공정

||<table align=center><tablebordercolor=#0071c5><rowbgcolor=#0071c5><rowcolor=white><-5> 인텔의 리소그래피 공정 ||

<rowcolor=white> 연도	공정 이름	노드	메탈 레이어 수	채택된 아키텍처
범용 제조 공정
1972년	PMOS I	10 μm	1	4004
1974년	HMOS I	8 μm	1
1976년	HMOS II, HMOS III	6 μm	1	8080
1977년	CHMOS I	3 μm	1	8086, 8088, 80186
1979년	CHMOS II	2 μm	1
1982년	P646 (CHMOS III)	1.5 μm	2	80286, 80386
1987년	P648	1 μm	2	80486
1989년	P650	800 nm	3	80486
1991년	P652	600 nm	4	80486, P5
1993년	P852	500 nm	4	P5
1995년	P854	350 nm	4	P5, P6
1997년	P856	250 nm	5	P5, P6
1998년	P856.5	250 nm	5	P6
1999년	P858	180 nm	6	P6, 넷버스트
2001년 2002년	P860[8in] P1260[12in]	130 nm	6	P6, 넷버스트
2003년	P1262 (CPU) P1263 (I/O, SoC)	90 nm	7	P6, 넷버스트
2005년	P1264 (CPU) P1265 (I/O, SoC)	65 nm	8[3]	P6, 넷버스트, 코어
2007년	P1266 (CPU) P1266.8 (SoC)	45 nm	9[4]	펜린, 네할렘
2009년	P1268 (CPU) P1269 (I/O, SoC)	32 nm	9[5]	웨스트미어, 샌디브리지
2011년	P1270 (CPU) P1271 (I/O, SoC)	22 nm	9[6]	아이비브리지, 하스웰 실버몬트
2014년	P1272 (CPU) P1273 (I/O, SoC)	14 nm	13[7]	브로드웰, 스카이레이크, 사이프러스 코브 에어몬트, 골드몬트, 골드몬트 플러스
2018년	P1274 (CPU) ~~P1275 (I/O, SoC)~~	10 nm (SuperFin) Intel 7	13[8]-14[9] 16[10] 17[11][B]	팜 코브, 서니 코브, 트레몬트, 윌로 코브, 골든 코브, 랩터 코브, 그레이스몬트
2023년	P1276 (CPU)	Intel 4 Intel 3	18[B] 14-21[W]	레드우드 코브, 크레스트몬트
2024년?	P1278 (CPU)	Intel 20A Intel 18A	?	라이언 코브, 스카이몬트
비용 최적화 공정
2017년	P1222	22FFL Intel 16	8+	레이크필드(베이스 타일), 메테오 레이크
?	?	12 nm

[8in] 8-inch 웨이퍼 사용 [12in] 12-inch 웨이퍼 사용 [3] P. Bai et al., 2004, doi: 10.1109/IEDM.2004.1419253. [4] K. Mistry et al., 2007, doi: 10.1109/IEDM.2007.4418914. [5] S. Natarajan et al., 2008, doi: 10.1109/IEDM.2008.4796777. [6] C. Auth et al., 2012, doi: 10.1109/VLSIT.2012.6242496. [7] S. Natarajan et al., 2014, doi: 10.1109/IEDM.2014.7046976. [8] 캐논레이크에 사용된 초기 10 nm 공정. C. Auth et al., 2017, doi: 10.1109/IEDM.2017.8268472. [9] 아이스레이크에 사용된 10 nm 공정. (MIM 트랜지스터 포함); R. Grover et al., 2020, doi: 10.1109/IRPS45951.2020.9128345. [10] B. Phelps, "11TH Gen Intel® Core™ Processors New Architectural breakthroughs," Intel Tech, 2020. # [11] C. Auth, "Another Big Jump in Performance and a New Name; This is Intel 7," Intel Tech, 2021. # [B] B. Sell et al., "Intel 4 CMOS Technology Featuring Advanced FinFET Transistors optimized for High Density and High-Performance Computing," 2022 IEEE Symposium on VLSI Technology & Circuits, 2022. # [B] [W] W. Hafez et al., "An Intel 3 Advanced FinFET Platform Technology for High Performance Computing and SOC Product Applications," 2024 IEEE Symposium on VLSI Technology & Circuits, 2024. #

2.1. P856 - 250 nm

1997년 양산을 시작한 인텔의 제조 공정.

2.1.1. P856.5 (5% 축소판)

생산 비용 절감을 위해 공정 치수를 5%씩 줄인 버전이다. 면적 감소로 수율이 증가하여 양품 비율이 15% 상승하였다고 한다.

2.2. P858 - 180 nm

1999년 양산을 시작한 인텔의 제조 공정. 동급 공정에서 구리 배선을 도입한 경쟁사와 달리 생산 수율을 고려하여 보수적으로 알루미늄 배선을 유지하였고 대신 높은 종횡비와 Low K 유전체의 조합을 통해 RC 값을 최적화하였다.

2.3. P860/P1260 - 130 nm

2001년 양산을 시작한 인텔의 제조 공정. 구리 배선이 도입되었고, 이듬해인 2002년 200mm(8인치) 웨이퍼에서 300mm(12인치) 웨이퍼로의 전환이 이루어졌다. 기존 180 nm 공정 대비 65%의 동작 속도 향상을 달성하였으며 1.3 V 이하의 낮은 동작 전압을 구현하였다.

2.4. P1262 - 90 nm

2003년 양산을 시작한 인텔의 제조 공정. Strained Si 기술이 도입되었다. 이 공정부터 미세공정의 누설전류 문제가 본격적으로 대두되어 Dennard Scaling으로 대표되는 공정 미세화에 따른 극적인 성능 향상이 더 이상 통하지 않게 되었다.

2.5. P1264 - 65 nm

2005년 양산을 시작한 인텔의 제조 공정.

2.6. P1266 - 45 nm

2007년 양산을 시작한 인텔의 제조 공정. 업계 최초로 High-K, 메탈 게이트 기술이 도입되었다.

2.7. P1268/P1269 - 32 nm

2009년 양산을 시작한 인텔의 제조 공정.

2.8. P1270/P1271 - 22 nm

2011년 4분기 양산을 시작한 인텔의 제조 공정. 업계 최초로 핀펫이 도입되었다.

실 제품에는 2012년 도입되어 2015년 초까지 주력으로 쓰였다.

2.9. P1272/P1273 - 14 nm

2013년 양산 예정이었으나 연기되어 2014년 2분기 양산을 시작한 인텔의 제조 공정.

실 제품에는 2015년 중반에 본격적으로 도입되어 2021년 상반기까지 5년 넘게 주력으로 쓰였다. 트랜지스터 밀도는 타사의 10-12nm"급"[15]에 준한다고 평가된다.

다음과 같은 세부 세대구분을 하기도 한다.

2015년 14 : 브로드웰/ 스카이레이크(2016)에 사용된 초기 14nm
2016년 14+ : 카비레이크에 사용된 개선된 버전
2017년 14++ : 커피레이크에 사용된 성능을 더욱 올린 버전
2018년 CEO 브라이언 크르자니치가 해고되었다. 이후 +를 사용한 구분은 사용하지 않는다. 2020년 즈음의 14+++++ 같은 표기는 일종의 밈일 뿐 공식적인 표기가 아니다.

오래도록 공정이 14nm에 머물러 있었다지만, 갈수록 최적화가 이루어져 성능향상은 있었다. 2020년 출시된 쿠퍼레이크 프로세서에 사용된 버전의 경우 브로드웰에 사용된 초기 14nm 버전 대비 성능이 21% 향상되었다. # 하지만 14nm 기간동안 TSMC와 삼성전자에게 기술적 선두 자리를 내어주었으며, 인텔의 위기도 해당 공정에서 발원했다.

기술적으로는 기존 ArFi DUV 장비를 사용해 80 nm 이하의 pitch를 구현하기 위해 SADP 패터닝이 사용되었으며 이를 통해 공격적인 스케일링을 구현하였다. (핀 간격 0.70x, 배선 간격 0.65x, 셀 높이 0.48x, 게이트 간격 0.78x) 커패시턴스 감소를 위해 Air Gap 기술이 적용되었다. 또한 Punch-through Stopper 등 도핑의 개선으로 트랜지스터의 문턱 전압 편차가 감소하였다.

M0-M3 레이어(52-70 nm pitch)에는 SADP 패터닝, M4-M8 레이어(80-160 nm pitch)에는 SAV 패터닝, M9-M10 레이어에는 Via First 패터닝, TM1 레이어에는 Plate Up 패터닝이 적용되었다.

인텔 14 nm 공정의 배선 옵션【펼치기 · 접기】

|| 레이어 || CPU || SoC || V1 || V2 || V3 ||

M0 / VCN	56 nm	56 nm	56 nm	56 nm	56 nm
M1 / V0	70 nm	70 nm	70 nm	70 nm	70 nm
M2 / V1	52 nm	52 nm	52 nm	52 nm	52 nm
M3 / V2	56 nm	52 nm	52 nm	52 nm	52 nm
M4 / V3	80 nm	52 nm	52 nm	80 nm	52 nm
M5 / V4	100 nm	52 nm	52 nm	80 nm	80 nm
M6 / V5	160 nm	80 nm	80 nm	80 nm	80 nm
M7 / V6	160 nm	112 nm	112 nm	112 nm	112 nm
M8 / V7	160 nm	252 nm	160 nm	160 nm	160 nm
M9 / V8	252 nm	1080 nm	1080 nm	1080 nm	160 nm
M10 / V9	252 nm	-	-	4000 nm	252 nm
M11 / V10	1080 nm	-	-	-	252 nm
M12 / V11	-	-	-	-	1080 nm
MIM / Vx	3-Plate	2-Plate	2-Plate	2-Plate	2-Plate
TM1	14 um	11 um	11 um	11 um	11 um
Bump	130 um	130 um	78 um & 130 um	130 um	55 um & 130 um

출처: K. Fischer et al., "Performance enhancement for 14nm high volume manufacturing microprocessor and system on a chip processes," 2016 IEEE International Interconnect Technology Conference / Advanced Metallization Conference (IITC/AMC), San Jose, CA, USA, 2016, pp. 5-7, doi: 10.1109/IITC-AMC.2016.7507637.

14+에서는 핀의 형상 및 높이를 개선하였으며 게르마늄의 비율을 높임으로써 strain을 늘려 트랜지스터 성능을 향상시켰다.

2.10. P1274 - 10 nm

2015년 양산 예정이었으나 연기되어 2017년 들어서야 발표된 인텔의 제조 공정. '하이퍼스케일링'을 본격적으로 표방하며 SAQP 패터닝, 코발트 배선, COAG 등의 기술을 공격적으로 채용하였으나 이에 따라 공정 복잡도가 크게 증가하여 양산 예정 시점까지 수율 확보에 실패하게 되면서 인텔의 침체기가 시작되었다. 이후 재설계 수준의 전면적인 개량을 거쳐 수율 및 성능을 대폭 끌어올리며 14nm을 잇는 인텔의 주력 공정이 되었다.

2018년, 캐논 레이크를 통해서 초기 10나노 공정을 선보였다. 다만 이건 제대로 된 물건이라고는 보기 힘들다는 평가를 받는다.
2019년, 10세대 모바일용 CPU인 아이스 레이크에 이르러서야 상용화되었다. 저전력 모바일용 칩에 한하여 일부 노트북 모델에 한정되어 비교적 소량 공급되었다. 여전히 14nm도 주력으로 병행생산되었다.
2021년 상반기부터 본격적으로 생산량이 증가하였다. 고성능 노트북(H 라인업) 및 서버용 프로세서(제온 스케일러블)까지의 다양한 제품군에 도입이 이루어졌다.

다음과 같은 세부 세대구분을 하기도 한다.

2018년 10 : 캐논 레이크에 사용된 초기 10 nm.
2019년 10+ → 10 : 아이스 레이크에 사용된 개선된 버전. 160 nm pitch의 M11 및 고밀도 MIM이 추가되었다.
2020년 10++ → 10SF : 타이거 레이크에 사용된 개선된 버전. 160 nm pitch의 M12-M13이 추가되었고, 60cpp 트랜지스터 추가, 게이트 공정 개선, Via 저항 개선(Via 2-3), MIM 축전기의 밀도 향상 등 큰 변화가 있었다.
2021년 10ESF(10+++) → Intel 7 : 엘더 레이크에 사용된 개선된 버전. 400 nm pitch의 M14가 추가되었고, 컨택트 및 Via 저항 개선(Via 1,4-8), M1-M9 캐패시턴스 개선, MIM 밀도 향상 등의 추가적인 변화가 있었다.
2022년 Intel 7 Ultra(10#) : 랩터 레이크에 사용된 Intel 7의 개선판. 채널 이동성이 개선되었다.

상당히 늦게 그리고 천천히 도입되던 미세공정이다. 그 원인으로 100.8 MTr/mm²에 달하는 과도하게 높은 밀도 목표(전 공정 대비 2.7배)와 코발트 배선 등의 신기술 적용, R&D 인력의 대규모 해고 등의 이유를 들을 수 있다.

밀도는 (로직 트랜지스터 한정, 초기 10 nm 공정 기준) TSMC의 N7보다 약간 높은 밀도를 가지고 있다.

차세대 포베로스 패키징이 10 nm 공정부터 적용되어서 I/O 등의 일부 부분은 별도의 공정을 사용해서 제조가 가능한 구조로 되어있다. 10nm에서 첫 도입이 있었지만 실험적인 도입이었고, 전 라인업 도입은 안되고 향후 7nm(Intel 4)부터 본격적으로 도입된다.

기술적으로는 SAQP 패터닝을 도입해 핀, 배선, 게이트 등에서 공격적인 스케일링을 구현하였으며 SDB, COAG 등 셀 면적 감소 기술의 공격적 채용을 통해 추가적인 밀도 향상을 꾀했다. 그러나 이에 따라 공정 난이도 및 설계 복잡도가 크게 상승하였고, 배선 저항의 큰 증가로 인해 10++(SuperFin) 버전에서 배선층을 재설계하기 전까지 고클럭 달성에 어려움을 겪었다.

M0-M1 레이어에는 코발트 배선 및 SAQP 패터닝이 적용되었으며, M2-M5 레이어에는 SADP 패터닝, M6-M10 레이어에는 SAV 패터닝, TM0 레이어에는 Via-first, TM1 레이어에는 Plate-up 패터닝이 적용되었다.

인텔 10 nm 공정의 배선층 구성【펼치기 · 접기】

|| 레이어 || 10 || 10+ || 10++/10SF || 10ESF/Intel 7 ||

M0	40 nm	40 nm	40 nm	40 nm
M1	36 nm	36 nm	36 nm	36 nm
M2	44 nm	44 nm	44 nm	44 nm
M3	44 nm	44 nm	52 nm	52 nm
M4	44 nm	44 nm	52 nm	52 nm
M5	52 nm	52 nm	84 nm	84 nm
M6	84 nm	84 nm	84 nm	84 nm
M7	112 nm	112 nm	84 nm	84 nm
M8	112 nm	112 nm	112 nm	112 nm
M9	160 nm	160 nm	112 nm	112 nm
M10	160 nm	160 nm	160 nm	160 nm
M11	-	160 nm	160 nm	160 nm
M12	-	-	160 nm	160 nm
M13	-	-	160 nm	160 nm
M14	-	-	-	400 nm
TM0	1080 nm	1080 nm	1080 nm	1080 nm
TM1	11 um	11 um	11 um	11 um

2.10.1. Intel 10+

초기 10 nm 공정에서 추가 배선층(M11) 및 고밀도 MIM 커패시터를 추가한 개선판.

사용 제품으로는 10세대 아이스 레이크 프로세서 및 3세대 제온 아이스 레이크 프로세서, 레이크필드 프로세서, 트레몬트 기반 아톰 프로세서(Snow Ridge, Elkhart Lake) 등이 있다.

2.10.2. Intel 10 nm SuperFin (구 10++)

2020 인텔 아키텍처 데이에서 공개되었다. 트랜지스터 성능의 개선, RC 프로필의 개선, MIM 축전기의 밀도 향상을 특징으로 한다. 60cpp 트랜지스터 추가로 산술적인 밀도는 감소하였지만 전력 공급 개선에 따른 다크 실리콘의 감소로 실질적인 회로의 밀도는 소폭 증가하였다.

사용 제품으로는 11세대 타이거 레이크 프로세서 및 DG1, Agilex FPGA[16] 등이 있다.

2.10.3. Intel 7 (구 10 nm Enhanced SuperFin)

미국 서부시간 2021년 7월 26일 오후 2시에 10 nm 최적화 공정인 10nm Enhanced SuperFin을 Intel 7으로 공정명을 변경했다. 기존 14 nm 개선 공정에 비해 클럭 포텐셜이 낮아 노트북, 서버용 제품군에만 사용되던 인텔 10 nm 공정(P1274)의 이전 버전과 달리 본격적으로 데스크탑에 도입되었다. 인텔 발표에 따르면 10 nm SuperFin 대비 전성비가 10% 향상되었다.

사용 제품으로는 12세대 엘더 레이크, 4세대 제온 사파이어 래피즈 프로세서, Agilex FPGA의 후기 모델 등이 있다.

2.10.4. Intel 7 Ultra

채널 이동성을 유의미하게 개선한 3세대 SuperFin 트랜지스터가 적용된 Intel 7의 개선판이다. 2022년 발표된 랩터 레이크에 적용되었다.

사용 제품으로는 13세대/14세대 랩터 레이크, 5세대 제온 에메랄드 래피즈 프로세서 등이 있다.

2.11. P1276

인텔 최초로 EUV가 도입된 공정이다.

2.11.1. Intel 4 (구 7 nm)

Intel 7과 마찬가지로 이름이 변경되었다. 인텔 발표에 따르면 Intel 7 대비 전성비가 20% 향상될 예정이다.

2023년부터 아일랜드 공장에서 EUV 생산. 2023년 출시 예정인 메테오 레이크를 통해 처음 출하되었는데,[17] 메테오레이크는 기대치보다는 못미치는 전성비 향상과 랩터레이크 대비 고전력 구간 성능 퇴보로 인해 좋은 평을 받지 못하고 있다.[18]

인텔 4 기반 프로세서부터는 모놀리식 방식을 완전히 버리고 부분별로 인텔이 자체 제조하거나 TSMC 등에 외주를 맡겨 포베로스 패키징을 이용해 합쳐서 제조할 예정이다.

EUV가 도입되었고, 코발트 배선 대신 M0-M4 레이어에 개선된 구리 배선이 사용되었다.

2.11.2. Intel 3

로드맵 상에서 2023년 하반기에 선보일 공정이다. 2024년 출시 예정인 그래닛 래피즈와 시에라 포레스트에 쓰일 예정이다. TSMC와 삼성전자의 3 nm 공정에 대응할 것으로 보인다. 인텔 발표에 따르면 Intel 4 대비 전성비가 18% 향상될 예정이다. EUV 활용을 늘리며 intrinsic drive current의 증가 및 via 저항의 감소, 고밀도 라이브러리 제공 등을 특징으로 한다.

인텔 홈페이지의 설명에 따르면 Intel 4 대비 0.9배의 면적, 17% 향상된 전성비를 제공한다고 한다.

2024년 6월 Intel 3 공정을 사용한 Xeon 6 시리즈가 출시되었다.

인텔의 VLSI 2024 발표에 따르면 Intel 4 공정에서 240nm 고성능 라이브러리(3+3핀, 240nm)만 제공되던 데에 더해 210nm 고밀도 라이브러리(2+2핀, 210nm)가 추가 제공되며, Intel 3 공정의 고밀도 라이브러리는 Intel 4 공정의 고성능 라이브러리 대비 동일 전력소모에서 18% 개선된 동작 속도를 보인다고 한다. (인텔 표준 코어, 3 GHz 기준)

핀의 형상이 개선되었으며, Contact의 저항이 25% 감소, 커패시턴스가 20% 감소하였고 배선층의 RC 값이 개선되었다고 한다.

인텔 3 공정의 배선 옵션【펼치기 · 접기】

||<|2> 레이어 || Intel 4 ||<-3> Intel 3 ||

18ML	14ML (비용 최적화)	18ML (성능/비용 균형)	21ML (성능 최적화)
M0	30 nm	30 nm	30 nm	30 nm
M1	50 nm	50 nm	50 nm	50 nm
M2	45 nm	42 nm	42 nm	42 nm
M3	50 nm	50 nm	50 nm	50 nm
M4	45 nm	42 nm	42 nm	42 nm
M5	60 nm	60 nm	60 nm	60 nm
M6	60 nm	60 nm	60 nm	60 nm
M7	84 nm	84 nm	84 nm	84 nm
M8	84 nm	84 nm	84 nm	84 nm
M9	98 nm	98 nm	98 nm	84 nm
M10	98 nm	98 nm	98 nm	84 nm
M11	130 nm	160 nm	130 nm	98 nm
M12	130 nm	-	130 nm	98 nm
M13	160 nm	-	160 nm	130 nm
M14	160 nm	-	160 nm	130 nm
M15	280 nm	-	280 nm	160 nm
M16	-	-	-	160 nm
M17	-	-	-	280 nm
M18	-	-	-	280 nm
TM0	1080 nm	1080 nm	1080 nm	1080 nm
TM1	4000 nm	4000 nm	4000 nm	4000 nm

2.11.3. Intel 3-T

Foveros Direct 3D 패키징 기술이 적용된 Intel 3 기반 공정. 로드맵 상 2024년 제공 예정이다.

인텔의 VLSI 2024 발표에 따르면 3D 칩 스태킹을 위해 TSV를 제공한다고 한다.

2.11.4. Intel 3-E

2025년 또는 그 이후 제공 예정인 Intel 3 기반 공정.

인텔의 VLSI 2024 발표에 따르면 I/O용 1.2V 트랜지스터 및 아날로그 소자를 추가로 제공한다고 한다.

2.11.5. Intel 3-PT

2025년 또는 그 이후 제공 예정인 Intel 3 기반 공정. EDA 및 디자인 난이도 측면의 경쟁사 대비 열세가 줄어들 것이라고 한다.

인텔의 VLSI 2024 발표에 따르면 성능 및 설계 난이도를 개선할 예정이며 9 μm TSV 및 하이브리드 본딩을 추가로 제공한다고 한다.

2.11.6. Intel 4 + PowerVia (P1277?)

Intel 20A에 도입되는 PowerVia 기술이 시험 적용된 Intel 4 기반 공정으로, Intel 4 대비 IR Droop(=Voltage Droop)이 30% 개선되었으며 최대 동작 주파수(Fmax)가 6% 향상되었다고 한다.

CPP 및 fin pitch는 Intel 4 공정과 동일하며, front-side layer는 15+RDL(M1-M15,TM0-1) → 14로 소폭 감소, back side layer가 추가되어 후면에 4+RDL 레이어가 추가되었다. 이외에도 M0 pitch가 30 nm → 36 nm로 변경되었으며 고성능 라이브러리의 높이가 240 nm(3+3 fin) → 210 nm(2+2 fin, PowerVia)로 감소하였다.

2.12. P1278

인텔 최초로 RibbonFET이[19] 도입된 공정이다.

====# [양산 취소] Intel 20A (구 5 nm) #====
2024년 하반기에 선보일 공정이다. A는 옹스트롬의 의미로 10^-10 m(= 0.1 nm)을 의미한다. 2024년 출시 예정인 애로우 레이크에 쓰일 예정이다. TSMC, 삼성전자와 라피더스의 2nm 공정에 해당할 것으로 보인다. 인텔 발표에 따르면 Intel 3 대비 전성비가 15% 향상될 예정이다.

인텔은 이 단계에서 RibbonFET이라 부르는 GAAFET을 도입할 예정이다.

24년 9월 인텔은 재정악화로 인한 비용 절감을 이유로 20A공정의 대량양산을 취소하였으며 18A공정의 대량양산에 더 집중한다는 입장을 밝혔다.

2.12.1. Intel 18A (구 5 nm)

2023년 4월, Arm이 18A 공정 파트너사로 참여했다.
2023년 7월, 에릭슨의 5G 통신장비를 수주했다.
2023년 7월, 미국의 방산 제품용 반도체를 수주했다.
2024년 2월 마이크로소프트의 커스텀 인공지능 칩을 18A로 수주받았다. 규모는 50억 달러 수준으로 추정된다.
2024년 9월, 아마존의 인공지능 반도체를 수주받았다.

1.8nm급 공정으로 2025년 예정이었으나 2024년 하반기로 양산일정이 앞당겨졌다. 로드맵대로 진행된다면 클리어워터 포레스트와 팬서 레이크가 이 공정대로 만들어진다.

인텔의 주장에 따르면 Intel 20A 대비 전성비가 10% 향상되고 경쟁사들의 2nm급 공정 대비 PPA 우위를 달성할 것이라고 한다. 실현에 성공한다면 이 시점에서 인텔은 미세 공정에서 다시 선두를 잡게된다.

인텔의 자체적인 평가에 따르면 전성비 측면에서 경쟁사 공정 대비 소폭 우위, 밀도, 비용 및 EDA/디자인 난이도 측면에서 경쟁사 2 nm와 동급이며, 패키징 측면에서 강점을 보인다고 한다.

CEO 겔싱어의 도이체방크 인터뷰에서 언급된 바로는 출시가 3 ~ 4분기 남은 2024년 3분기기준 결함밀도측면에서 D0 < 0.4를 달성하였으며 이 수치는 비록 동일선상에서 비교하기엔 문제가 있지만, TSMC의 최근 공정들이 비슷한 출시시기를 앞둔 상황에서의 결함밀도와 유사한 수준을 보이고 있다. # #

추가로 인텔 18A 공정의 수율이 10%수준이라는 조선일보 기사가 올라왔으나, 해당 기사에는 문제점이 상당히 많다. 원래 반도체 공정의 수율이란 찍어내는 die의 크기에 따라 달라진다. 테스트용으로 찍어내는 256MB의 SRAM 칩으로 95%의 수율이 나오더라도 엔비디아의 B200용 칩은 웨이퍼 전체에서 양품이 단 한개도 안나올 수 있다.[20] 즉 이러한 칩의 크기에 따른 변수를 제거하고자 반도체의 수율은 '단위 면적당 얼마나 많은 치명적 오류가 존재하는가?'라는 기준에 따라 Defect Density라는 개념을 사용한다.[21] 즉, 어떤 공정의 수율을 논하려면 d0값이나 혹은 그와 유사한 값을 가져오는 것이 옳고, 정 %값으로 부르고 싶다면 정확한 die의 명칭을 명시하여야한다. 가령 'Panther Lake Compute Die를 기준으로 18A의 수율이 10%이다!' 라는 주장은 들어볼 가치가 있고 검증해볼 가치가 있지만 그저 18A는 수율이 10%이고 나쁘다! 라는 주장은 들어볼 가치가 크게 없는 주장이 된다.

2.12.2. Intel 18A-P

2025년 또는 그 이후 제공 예정인 Intel 18A 기반 공정.

2.13. Intel 14A

2023년 12월 21일 0.55NA 집광력이 탑재된 ASML의 EXE:5000이 자사 오리건 공장으로 납품되기 시작했다고 밝히면서 High-NA EUV의 본격적인 출하가 시작되었다.[22]

2024년 IFS Direct Connect 행사에서 발표한 내용에 따르면 2026년 양산 예정이며, 인텔 공정중 최초로 ASML의 High-NA EUV를 도입한다고 한다.[23]

인텔의 발표에 따르면 18A공정 대비 전성비가 15%, 좀 더 진보한 공정인 14A-E는 20% 개선될 예정이다. 내부적인 예측에 따르면 전성비, 밀도, 비용 측면에서 경쟁사 공정 대비 소폭 우위, EDA/디자인 난이도 측면에서 경쟁사와 동급이며, 패키징 측면에서 강점을 보일 것이라고 한다.

2.14. Intel 10A

2024년 IFs Direct Connect 행사에서 발표한 내용에 따르면 2027년 양산 예정이며, CEO 펫 갤싱어의 언급에 따르면 Intel 14A보다 최소 두자릿수 이상의 성능, 파워효율이 증가할 것이라고 한다. #

2.15. 레거시 공정

2.15.1. Tower 65 nm

인텔이 과거 인수를 추진하였으나 불발된 타워 반도체와의 협력으로 제공 예정인 공정.

2.15.2. Intel 22FFL

2017년 발표된 인텔의 제조 공정. 기존에 검증된 22 nm 및 14 nm 공정의 특징을 결합시켜 공정을 구성시켰다. 저비용, 저전력, 아날로그 및 RF 특화를 표방한다.

2.15.3. Intel 16

인텔이 현재 제공중인 저비용 핀펫 공정. 검증된 22 nm 및 14 nm 공정 기술 기반으로 개발되었다.

2.15.4. Intel/UMC 12

2026년 말까지 양산을 목표로 UMC와 공동 개발중인 공정.

3. 공정 명칭 관련

2021년경 인텔은 공정 숫자명칭을 변경하는데, 이로 인해 10nm 후기형 공정이 7nm로, 7nm는 4nm로 변경되었다. 이 행보에 대해 마치 실제 세대보다 한 세대 앞서 보이는 듯한 기만이라고 주장하는 경우를 자주 볼 수 있는데, 결론부터 말하자면 이는 사실이 아니며, 오히려 현행 명칭이 상대적으로 업계의 관행과 부합한다 볼 수 있다.

과거 인텔은 타 팹들에 비해 nm 숫자를 보다 보수적으로 잡았었는데, 이것이 여러 세대를 거쳐 누적된 결과 TSMC/ 삼성 파운드리 대비 14nm에서는 반세대, 10nm에 와서는 거의 1세대에 준하는 밀도차를 보이게 되었다. 이런 점을 자기 자신들도 잘 알고 있었던 만큼 자신들의 14nm가 '진짜' 14nm라고 하는 등의 마케팅을 펼친 사례 #도 있다. 2020년대에 들어서며 인텔의 상황이 좋지 않게 되자 이러한 작명상의 보수성이 오히려 이미지에 독이 된다고 판단한 인텔은 밀도에 따른 숫자 명칭을 타사들과 비슷한 수준으로 잡게 되는데, 이 과정에서 10nm와 7nm의 명칭변경이 이루어진 것이다.

밀도를 기준으로 평가한다면 현행명칭 기준으로:

<colbgcolor=#000><colcolor=#fff> 7nm	Intel 7 ≒ TSMC N7, 삼성 7LPP
4nm	Intel 4 ≤ 삼성 SF4E ≤ TSMC N4
3nm	TSMC N5 ≒ Intel 3 << 삼성 SF3E << TSMC N3E ≤ 삼성 SF3 ≤ TSMC N3B

정도의 수준이라고 볼 수 있다.

이 현상이 나타난 원인을 이해하려면 그 배경을 알아야 할 필요가 있는데, 원래 28nm 이전의 PlanarFET 공정이 최선단이던 시절에는 저 nm 숫자가 실제로 반도체 회로의 선폭을 가리키는 말이었다. 하지만 FinFET의 시대가 오면서 더이상 회로의 선폭은 성능을 나타냄에 있어 중요성을 크게 잃었다. 그럼에도 기존의 nm수로 공정을 부르던 관행은 유지되며 파운드리사들은 공정의 명칭을 'PlanarFET이라면 이정도 선폭인 공정과 비슷하다' 라는 의미로 붙이기 시작했다. PlanarFET 시절에는 보통 기존대비 트렌지스터 밀도가 2배가 되면 다음 세대의 공정으로 분류했다.[24][25] 과거 인텔이 공정을 주도하던 14nm 까지의 시절엔 FinFET을 쓰더라도 밀도가 2배가 되었을 때 다음 공정의 이름을 부여했다.[26]

하지만 인텔이 14nm의 늪에서 허우적대는 사이 TSMC와 삼성이 치고 올라오며 밀도와 공정수의 관행을 깨고 1.8배나 1.7배 등 2배가 미처 달성되지 못한 공정에 더 낮은 nm수를 붙여주며 소위 나노수 마케팅이 시작되었다. 이렇게 된 까닭은 14nm보다 더 미세한 공정에서 앞서 언급한 2배 스케일링, 즉 데나드 법칙(Dennard scaling)이 깨져버렸기 때문이다. 이 결과, N7이나 7LPP가 인텔의 10nm Enhanced SuperFin[27]에 밀도가 따라잡히는 일이 발생한 것이다. 그렇기에 결과적으로 볼때 타 파운드리사에 비해 nm수 명칭 대비 과한 밀도를 가지고 있던 인텔은 이 공정의 명칭만을 바꾸어 자신들의 공정에 대한 인식을 바로잡기를 원했고, 인텔 역시 7nm 이후로는 2배의 밀도 상승이 있어야지만 다음 세대 공정으로 분류하는 관행을 주요 파운드리사 중에서 마지막으로 깨고 TSMC와 삼성의 기준에 맞춰 따라가기로 결정했다고 볼 수 있다.

다르게 말하면 인텔은 14nm 이후로 파운드리에서의 주도권을 TSMC에게 빼앗긴 것으로도 해석이 가능하다. 인텔이 주도하던 과거의 시기에는 다른 파운드리사들이 인텔의 공정 명칭과 밀도를 따라야 했지만, 이제는 반대로 인텔이 따라야하는 시점이 되었기 때문이다. 때문에 내부적으로는 기준이 통일되지 못하고 몇가지 서로 다른 기준이 혼용되고 있다는 의혹이 있다. 이에 따르면 인텔 18A는 과거 인텔의 기준으로는 구 5 nm에 해당한다. 다만 앞서 언급하였듯이 이 과거 명칭이 5nm라는 것과 18A의 PPA가 현재의 대중의 인식속의 5nm급이라는 것은 전혀 무관하다는 것이 이 문단의 주요 내용이 된다. 즉 이름(특히 과거의 명칭)을 볼 것이 아니라 각 공정의 PPA를 비교함이 옳다는 것.

파운드리의 주도권이 TSMC로 넘어온 이상 타 파운드리사의 공정 명칭과 그 능력은 TSMC의 것과 비교함이 옳으며, 이러한 관점에서 볼때 인텔 4, 혹은 인텔 3은 그 근본이 비록 과거 7nm에 기반하고 있다 하지만, 밀도 측면에서 TSMC의 N5정도와 비교해볼만하며, Granite Rapids나 Sierra Forest등에서 보인 모습으로 보아 N4정도의 PP를 지녔다고 볼 수 있는 점도 있다.[28] 즉, 인텔 4 혹은 3은 구 7nm공정이 맞지만, 최소한 대중의 인식속 5nm공정과 유사하면 유사했지, N7과 비교할 물건은 아니란 것이고, 인텔 18A의 경우도 실 제품이 나오고 여러가지 테스트를 거친 후에야 정확한 정보를 알 수 있지만, 구 5nm라는 이유로 '5nm급 공정이다'라는 주장은 틀렸다는 것이다. 이러한 오해가 생긴 것은 인텔이 과거에 14nm에서 허우적대다 기술 주도권이 TSMC로 주도권이 넘어간 것과 공정 네이밍의 보수화 시점이 하필 우연히 완전히 겹쳐서 생긴 것으로 봐야 한다.

추가적으로 10 nm보다도 작은 공정에서 발생하는 현상이 있는데, 로직(순수 연산부분)파트는 비교적 공정 명칭을 따라 쉽게 작아지지만, 아날로그 파트는 세대를 거듭할수록 미세화에 한계가 있어 로직과 아날로그 파트를 일정부분 섞어서 만드는 실제 칩에서 트랜지스터 밀도는 과거처럼 증가하지 못하게 되었다. 쉽게 말해 Intel 4는 Intel 7보다 '트랜지스터 크기'는 절반이지만, '트랜지스터 밀도'는 2배에 못미치게 된다.[29]

[15] 공정명칭 관련해서는 후술. [16] 10 nm SuperFin 기반 FPGA 특화 공정 사용. 배선층, 넓은 poly pitch, Vt, 레이아웃 등에 커스터마이징이 들어갔다. [17] 메테오 레이크의 컴퓨트 타일이 2021년 2분기에 Tape-in에 들어갔고, 같은 해 4분기에 Tape-out에 들어갔다. [18] 이 문제가 가벼운 게 아닌 이유는 14nm, 10nm 시절에도 초기에 이 현상으로 골치를 썩었는데, 이번 세대에서도 이 문제가 그대로 되풀이되고 있다는 것이기 때문. 심지어 Intel 4 공정은 고성능 라이브러리만 존재하는 공정이다. [19] 타 파운드리사들이 GAAFET이라고 부르는 그 기술이다. 하지만 세부적으로 파고들어가면 차이점이 있다. [20] 약 5mm^2의 256MB test chip vs 858mm^2의 GB200 die [21] 통상 cm^2당 오류의 수를 사용하며 d0값으로 부른다 [22] 상술했듯 가장 큰 액수의 투자를 해둔 덕에 TSMC, 삼성전자, SK하이닉스까지 계약을 체결해둔 세 곳의 업체보다 우선으로 공급받았다. [23] 2023년부터 6대를 도입하며 한화로 무려 3조 6,000억 원 규모이다. [24] 이를 풀노드(Full Node) 라고 부른다. 반대로 이에 미치지 못하면 하프노드(Half Node) 라고 지칭한다. [25] 밀도는 동일 트렌지스터 수당 면적의 역수로 볼 수도 있으므로 선폭이 0.7배가 되면 0.7 × 0.7 ≒ 0.5이기에 다음 공정은 전 공정의 0.7배의 nm 수를 가진다. [26] 위 문단에서 인텔이 '보수적으로 nm 수를 잡았다'라는 언급은 이것을 의미한다. [27] 현행 Intel 7 [28] 다만 동일 아키텍쳐에서의 비교는 아니기에 정확한 비교는 아니며 한계가 존재한다. [29] 이는 TSMC나 삼성도 마찬가지로 겪는 문제점이다